【派遣】エンジニア育成(半導体・FPGAロジック設計者)／厚木
| 求人番号 | K-20210709R1 |
|---|---|
| 大分類 | 技術部 |
| 仕事内容 | 【業務概要】
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| 必須スキル | ・Verilogで読み書きができる方。 ・コミュニケーションを取るのが得意な方。 |
| 歓迎スキル | ・Perl、C言語、Verilog、System Verilogでの実務での開発経験者。 ・第２新卒の方も歓迎。 |
| 勤務地 | 神奈川県厚木市 |
| アクセス | 小田急線「本厚木駅」よりバス5分 |
| 給与 | 月給制 ３２万円 ～ ４０万円＋ミニボーナス年2回 ◎これまでの経験やスキル、前職給与を考慮し決定します。 |
| 勤務時間 | ・9：00 ～ 18：00（実働 8時間） ・休憩 12：00 ～ 13：00 |
| 休日 | ◇年間休日125日 ◇土日祝日 ◇ゴールデンウイーク休暇 ◇夏季休暇 ◇年末年始休暇 |
| 通勤費 | 交通費別途支給（月5万円まで） |
| 期間 | 即日 ～ 長期 |
| 諸手当・福利厚生 | ◇ミニボーナス 年２回（７月・１２月） ◇昇給 年１回（４月） ◇各種社会保険完備 ◇特別休暇あり ◇その他季節毎のイベントあり（BBQパーティー、景品付き忘年会など） |
| 備考 |
